Quelltext der Seite Intel QuickPath Interconnect

{{Veraltet| Technisches  | Takte/Datenraten | seit=2010}}
'''{{lang|en|QuickPath Interconnect}}''' (kurz: ''QPI'') ist eine von [[Intel]] entwickelte [[Punkt-zu-Punkt-Verbindung]] für die Kommunikation zwischen [[Hauptprozessor|Prozessoren]] untereinander und für die Kommunikation zwischen Prozessoren und [[Chipsatz]]. QPI ist im Gegensatz zu seinem Vorgänger [[Front Side Bus]] (FSB) kein [[Bus (Datenverarbeitung)|Bussystem]], sondern ein [[Routing]]-Mechanismus, der dafür sorgt, dass Datenpakete in einem Netzwerk aus mehreren Prozessoren die richtige Empfänger-CPU erreichen. QPI wurde als '''{{lang|en|Common System Interface}}''' (''CSI'') entwickelt und löste ab dem [[Intel Core i7|Core i7]] und der damit verbundenen Einführung der [[Intel-Nehalem-Mikroarchitektur|Nehalem-Architektur]] den FSB bei Intel-basierten Systemen ab.

== Technisches ==
{| class="wikitable zebra floatright"
|---- 
! Takt-<br>frequenz !! Transfers !! Netto !! Brutto !! aggregiert<br>Brutto !! rowspan="2" | Jahr
|----
! (GHz) !! (GT/s) !! colspan="3" | Datenrate (GByte/s)
|- style="background-color:#d0e5f5; text-align:center" 
| colspan="6" | '''QPI'''
|----
| 2,4  || 4,8  ||  9,6  || 12 || 24 || 2008
|----
| 2,93 || 5,86 || 11,73 || 14,66  || 29,33  || 2009
|----
| 3,2  || 6,4  || 12,8  || 16 || 32 || 2008
|----
| 3,6  || 7,2  || 14,4  || 18  || 36  || 2012
|----
| 4,0  || 8,0  || 16,0  || 20 || 40 || 2012
|----
| 4,8  || 9,6  || 19,2  || 24 || 48 || 2014
|- style="background-color:#d0e5f5; text-align:center" 
| colspan="6" | '''UPI'''
|----
| 4,8  || 9,6  || 19,2  || 24 || 48 || 2017
|----
| 5,2  || 10,4 || 20,8  || 26 || 52 || 2017
|----
| 5,6  || 11,2 || 22,4  || 28 || 56 || 2021 (Ice Lake-SP)
|----
| 8,0  || 16,0 || 32,0  || 40 || 80 || 2023 (Sapphire Rapids, UPI 2.0)
|----
| 10,0 || 20,0 || 40,0  || 50 || 100 || 2024/2025 (Emerald Rapids, UPI 2.0)
|----
| 12,0 || 24,0 || 48,0  || 60 || 120 || 2024/2025 (Xeon 6, UPI 2.0)
|}

QPI wurde in Konkurrenz zu [[AMD]]s [[HyperTransport]]-Technologie entwickelt und die erste Version wird seit der zweiten Jahreshälfte 2008 gebaut. Ein QPI-Port besteht aus zwei [[unidirektional|unidirektionalen]] QPI-Links, für jede Übertragungsrichtung einen. Ein QPI-Link besteht aus 20 Leitungspaaren zum [[Symmetrische Signalübertragung|symmetrischen]] Übertragen von 20 Bits. QPI der ersten Version wurde mit 2,4 bzw. 3,2&nbsp;GHz getaktet und im [[Double Data Rate|DDR-Verfahren]] mit zwei Transfers pro Takt bzw. ein Transfer je Taktflanke betrieben, was eine Übertragungsrate von 4,8 bzw. 6,4&nbsp;[[Gigatransfer]] pro Sekunde (GT/s) ergab.  

Da QPI eine Vollduplex-Punkt-zu-Punkt-Verbindung ist, sind zwei (unidirektionale) Links für eine QPI-Verbindung erforderlich.

Allerdings ist die Betrachtung der Bandbreite allein nicht aussagefähig für die Geschwindigkeit eines Systems. Hinzu kommt noch die Latenz als genauso wichtiges Kriterium. Beim FSB ist sie vermutlich geringer, weil es ein Bussystem ist und hier kein Routing stattfindet. Der Crossbar-Router in den neuen Nehalem-Prozessoren ist eine zusätzliche Komponente auf der Übertragungsstrecke, die die Signallaufzeiten und damit die Latenz vergrößert, was die Datenrate nicht beeinflusst, die Geschwindigkeit des Gesamtsystems aber senkt. Was nun in der Praxis schneller ist, FSB1600 oder QPI der ersten Version, hängt vom Anwendungsfall ab. Werden oft hintereinander kleine Datenmengen übertragen, ist FSB aufgrund der geringeren Latenz im Vorteil, bei großen Datenmengen am Stück QPI. Da QPI aber bidirektional übertragen kann, wird der Nachteil der höheren Latenz vom FSB ausgeglichen, sofern der Anwendungsfall es erfordert, was bei Mehrkernprozessoren sicher der Fall ist, wenn z.&nbsp;B. ein Kern Daten vom Speicher holt und der andere gleichzeitig Daten zur Grafikkarte übermittelt.

Die Übertragung auf einem QPI-Link findet in 80-Bit-Paketen statt (von Intel Flit genannt), wofür bei 20 Leitungspaaren je ein Bit-4-Transfers bzw. -Übertragungszyklen (Phits genannt) benötigt werden. Von den 80 Bits eines Flits sind 64 Bit Nutzdaten, die restlichen 16 Bit sind Meta-Daten. Meta-Daten enthalten [[Zyklische Redundanzprüfung|CRC]]-Fehlerkorrektur-Informationen wie auch Routing-Daten für den [[Link-Layer]] für {{lang|en|Message Classes}} und {{lang|en|Virtual Channels}}.

Bis zum 31. März 2010 war ein QPI-Takt von 3,2&nbsp;GHz nur den größeren Core-i7-Modellen vorbehalten. An diesem Tag jedoch hat Intel bekannt gegeben, dass auch der Core i7 920, und die anderen i7-CPUs mit einem QPI von 4,8&nbsp;GT/s, ohne Verlust der Garantie mit 6,4&nbsp;GT/s betrieben werden können. Dies trifft für alle Modelle zu, inkl. des älteren C0-Steppings.<ref>hardware-infos.com: [http://www.hardware-infos.com/news.php?news=2847 alle Core i7 mit 6,4 GT/s ohne Garantieverlust]</ref>

Mit Einführung der Xeon-Prozessoren der Skylake-SP-Generation im Jahr 2017 wurde QPI durch den Ultra Path Interconnect (UPI) ersetzt. UPI behielt den Aufbau als Vollduplex-Punkt-zu-Punkt-Verbindung bei, reduzierte aber die Latenz durch ein Directory-basiertes Snoop-Protokoll und verteilte Caching/Home-Agenten (CHA) direkt an die L3-Slices. Die Übertragungsraten stiegen dabei zunächst auf bis zu 10,4&nbsp;GT/s, mit Ice Lake-SP (2021) auf 11,2&nbsp;GT/s. Mit der vierten Generation (Sapphire Rapids, 2023) führte Intel UPI&nbsp;2.0 mit bis zu 16&nbsp;GT/s ein, die fünfte Generation (Emerald Rapids, 2024/2025) erreichte bis zu 20&nbsp;GT/s. Die Xeon-6-Familie unterstützt UPI&nbsp;2.0 in einer erweiterten Fassung mit bis zu 24&nbsp;GT/s pro Link.<ref name="intel-qpi">Intel: [https://www.intel.com/Assets/PDF/prodbrief/x58-product-brief.pdf Intel® X58 Express Chipset — Product Brief] (frühe QPI-Raten); [https://www.intel.com/content/dam/www/public/us/en/documents/datasheets/xeon-e5-v3-datasheet-vol-1.pdf Intel® Xeon® E5 v3 — Datasheet, Vol. 1] (QPI bis 9,6 GT/s).</ref><ref name="intel-upi">Intel: [https://cdrdv2-public.intel.com/614073/614073_Intel%C2%AE%20Xeon%C2%AE%20Processor%20Scalable%20Fam_v005.pdf Intel® Xeon® Scalable Family Datasheet (Skylake-SP/Ice Lake-SP)] (UPI bis 11,2 GT/s); [https://download.intel.com/newsroom/2023/data-center-hpc/4th-Gen-Xeon-Scalable-Product-Brief.pdf 4th Gen Xeon Scalable — Product Brief] (UPI 2.0 bis 16 GT/s); [https://download.intel.com/newsroom/archive/2025/de-de-2023-12-14-new-5th-gen-intel-xeon-processors-are-built-with-ai-acceleration-in-every-core.pdf 5th Gen Xeon — Press Brief] (UPI 2.0 bis 20 GT/s); [https://www.intel.com/content/www/us/en/products/docs/xeon-6-product-brief.html Intel® Xeon® 6 — Product Brief] (UPI 2.0 bis 24 GT/s).</ref>  

== Siehe auch ==
* [[HyperTransport]]
* [[Direct Media Interface]] (für Single Socket-CPUs)
* [[Front Side Bus]]
* [[Intel Ultra Path Interconnect]]

== Weblinks ==
* [http://www.intel.com/technology/quickpath/introduction.pdf An Introduction to the Intel QuickPath Interconnect] (Intel-Whitepaper, 2009)
* [http://www.intel.com/technology/quickpath/ Produktseite von Intel] (englisch)
* [http://computer.howstuffworks.com/nehalem-microprocessor-microarchitecture2.htm Überblick über Nehalem-Architektur und QuickPath] (englisch)

== Einzelnachweise ==
<references />

[[Kategorie:Inter-Chip Bus]]